CMOS Transistor Gate의 경우 very fragile하고 쉽게 부서진다.
이 문제로 인해 신경써야 할 것 중 하나가 "Antenna Effect"인데
이 Antenna Effect는 Polysilicon Gate Etch Process중 일어난다. (RIE, Reactive Ion Etching)
이 Etch 과정 중 Gate는 Wafer 뒷면이 Chamber base에 닿아서 0-V와
Chamber의 2000-V의 사이에 위치하게 되어 약 2000-V의 voltage가 인가되는 것과 같은 상황에 처해진다.
그로 인해 Etch되지 않은 Polysilicon 부분에 많은 양의 Charge가 쌓이게 되고,
이 Charge가 나중에 큰 Voltage로 다시 작용하게 되는 것이다.
이 때문에 Gate Oxide가 손상을 입게 되어 TR이 죽게 된다.
이를 방지하기 위해서는 Gate Finger를 나누어 작은 덩어리로 만들면
각각의 덩어리(Chunk)에 쌓이는 voltage를 줄일 수 있게 되어 더 안전하다.
그리고 Gate를 묶을 때 Polysilicon을 사용하는 것 보다,
그 TR을 나누어 작은 단위로 만들고 그들을 Metal로 묶어 주는 것이 더 바람직하다고 할 수 있다.
Antenna Effect는 Gate Area에 정비례하고,
Gate Area가 클수록 이 Antenna Effect에 약하므로
큰 Gate Area의 경우, 작은 단위로 나누어서 Metal로 묶어서 사용하는 것이 좋다.
비슷한 현상이 Metal Etch 때도 발생하는데 (1st Metal 역시 RIE 를 이용)
마찬가지로 Etch 도중 1st Metal에 쌓인 Charge가 Gate를 파괴할 수 있다.
이를 방지하기 위해 별도의 Protection이 필요한데,
Reverse-biased PN Junction을 이용하여 Gate를 Substrate로 Tie-down하는 방법이 있다.
이 Diode의 Reverse Breakdown voltage는 일반적인 동작에서는 영향을 미치지 않을 정도로 크지만,
Gate를 Protection하는데는 문제 없을 정도로 작다.
이 것을 Gate-Tie Down, 혹은 NAC Diode (Net Area Check) 라고 한다.
그러나 모든 Gate가 Gate-Tie Down을 필요로 하는 것은 아닌데,
만약 Gate가 다른 TR의 Source-Drain 영역과 Metal 1 으로 바로 연결된다면,
다른 Device의 Substrate로 Diode로 Tie-down되기 때문이다.
예를 들어, 만약 Inverter 2개가 직렬로 연결된다면
뒤의 Inverter의 Gate는 따로 Gate-Tie Down이 필요없는 것이다.
대신 앞의 Inverter의 경우는 Tie-down되어야 한다.
[Reference] C. Saint, J. Saint, IC Layout Basics - A Practical Guide, McGraw-Hill
이 문제로 인해 신경써야 할 것 중 하나가 "Antenna Effect"인데
이 Antenna Effect는 Polysilicon Gate Etch Process중 일어난다. (RIE, Reactive Ion Etching)
이 Etch 과정 중 Gate는 Wafer 뒷면이 Chamber base에 닿아서 0-V와
Chamber의 2000-V의 사이에 위치하게 되어 약 2000-V의 voltage가 인가되는 것과 같은 상황에 처해진다.
그로 인해 Etch되지 않은 Polysilicon 부분에 많은 양의 Charge가 쌓이게 되고,
이 Charge가 나중에 큰 Voltage로 다시 작용하게 되는 것이다.
이 때문에 Gate Oxide가 손상을 입게 되어 TR이 죽게 된다.
이를 방지하기 위해서는 Gate Finger를 나누어 작은 덩어리로 만들면
각각의 덩어리(Chunk)에 쌓이는 voltage를 줄일 수 있게 되어 더 안전하다.
그리고 Gate를 묶을 때 Polysilicon을 사용하는 것 보다,
그 TR을 나누어 작은 단위로 만들고 그들을 Metal로 묶어 주는 것이 더 바람직하다고 할 수 있다.
Antenna Effect는 Gate Area에 정비례하고,
Gate Area가 클수록 이 Antenna Effect에 약하므로
큰 Gate Area의 경우, 작은 단위로 나누어서 Metal로 묶어서 사용하는 것이 좋다.
비슷한 현상이 Metal Etch 때도 발생하는데 (1st Metal 역시 RIE 를 이용)
마찬가지로 Etch 도중 1st Metal에 쌓인 Charge가 Gate를 파괴할 수 있다.
이를 방지하기 위해 별도의 Protection이 필요한데,
Reverse-biased PN Junction을 이용하여 Gate를 Substrate로 Tie-down하는 방법이 있다.
이 Diode의 Reverse Breakdown voltage는 일반적인 동작에서는 영향을 미치지 않을 정도로 크지만,
Gate를 Protection하는데는 문제 없을 정도로 작다.
이 것을 Gate-Tie Down, 혹은 NAC Diode (Net Area Check) 라고 한다.
그러나 모든 Gate가 Gate-Tie Down을 필요로 하는 것은 아닌데,
만약 Gate가 다른 TR의 Source-Drain 영역과 Metal 1 으로 바로 연결된다면,
다른 Device의 Substrate로 Diode로 Tie-down되기 때문이다.
예를 들어, 만약 Inverter 2개가 직렬로 연결된다면
뒤의 Inverter의 Gate는 따로 Gate-Tie Down이 필요없는 것이다.
대신 앞의 Inverter의 경우는 Tie-down되어야 한다.
[Reference] C. Saint, J. Saint, IC Layout Basics - A Practical Guide, McGraw-Hill
