RF Front-End Design2011. 2. 21. 15:59

OTA와 OP-AMP의 차이점

OTA (Operational Transconductance Amplifier)

OP-AMP (Operational Amplifier)



http://www.edaboard.com/thread127721.html


voltage limit ota
You can imagine - as a rough approach - that an OTA is an opamp without the last stage.
1.) More correct: An OTA (operational transconductance amp) is an amplifying unit with a current output (high output resistance) in contrast to the classical opamp having a low output resistance (voltage source).
2.) Therefore, the transfer characteristic of the OTA is "Transconductance gm" (current divided by input voltage).
3.) Important feature: Commercial OTA´s have a separate pin to control the bias current for the internal diff. amplifier resp. the transconductance gm.
4.) An output voltage is created only if there is a load impedance (but often an additional buffer is needed)
5.) OTA allow negative feedback although normally it is used without feedback.

commercial ota
1.) OPAMP: Differential high impedance input and very low impedance output (voltage source) and a very high gain.

2.) OTA: Differential high impedance input and rather high impedance output (current source).
Thus, the relation between output and input is current/voltage=transconductance gm which has a final value. As an important feature the value of gm in commercial OTAs can be varied by a current into a separate pin.

Application:

3.) Opamps always are used with external feedback in order to create amplifier, filter, adding circuits, integrators,...... (Of course, they can drive also capacitive loads up to a certain limit)

4.) OTAs are used normally without external feedback (although it is possible and allowed). They have better high frequnecy capability than opamps. The output voltage is simply output current times load impedance. Since gm can be varied the gain can be controlled by an external control voltage.
Posted by heeszzang
RF Front-End Design2010. 4. 7. 12:28

Current-mode Circuit

Current-mode 관련 참고 도서 / 논문

- Chris Toumazou, F. J. Lidgey, and D. G. Haigh, Analogue IC design: the current-mode approach, vol. 2 of IEE Circuits and Systems Series 2, Peter Peregrinus Ltd., 1990.
http://books.google.co.kr/books?id=ap5ZdUAEcQ0C&lpg=PA10&ots=e1-1CtG-ra&dq=Analogue%20IC%20design%3A%20the%20current-mode%20approach&pg=PP1#v=onepage&q&f=false


- Hanspeter Schmid "WHY THE TERMS ’CURRENT MODE’ AND ’VOLTAGE MODE’ NEITHER DIVIDE NOR QUALIFY CIRCUITS"
http://citeseerx.ist.psu.edu/viewdoc/download?doi=10.1.1.85.2662&rep=rep1&type=pdf


- Mohit Kumar (02307026) "Low-Voltage Current-Mode Analog Cells"
http://www.ee.iitb.ac.in/~esgroup/es_mtech02_sem/es02_sem_rep_mohit.pdf


Posted by heeszzang
RF Front-End Design2010. 1. 3. 17:29

Balun의 Balanced Port - Differential Impedance Measurement

Differential 100옴, 임피던스 확인 어떻게들 하시나요.

Module developer님께서 남기신 글입니다.
: 진님께서 남기신 글입니다.
: : 부사수님께서 남기신 글입니다.
: : : Micrstrip 이든지 CPW든지 50옴을 계산하는 툴들은 어디에나 있지요.
: : : 잘 찾아보면 Differential line 계산하는 툴도 있고요.
: : :
: : : 그런데 실제로 PCB로 나오면, 50옴이 제대로 맞추어 진건지 어떻게들 확인 하시나요
: : : 요새는 PCB 업체에서 임피던스 확인용 쿠폰이라고 쪽PCB를 주고 가더군요.
: : : 그걸 네트웍에 물려 보면 될려나..
: : :
: : : 그리고 더 난감한것은 Differential 100옴은 어떻게 검증 해야 될지..
: : : 여태 그냥 50옴이려니...하면서 썼지만, 이건 아닌듯 싶습니다.
: : :
: : : 많은 답변 부탁드립니다.
: : : ----------------------------------------------------------
: : 실제로 pcb로 나오면,, 이라는 말이 완성된 보드를 말하는 건가요?
: :
: : single ended라면 N/A에 연결해서 smith chart로 보시면 간단히 확인하실 수 있구요,
: :
: : differential 이라면 간단히 한쪽을 GND처리하고 해 볼 수는 없는 문제인 거 같습니다.
: :
: : 저 역시 그문제에 대해 많이 고민했는데요, mixed mode라고 있습니다. 관련 자료 찾아 보시면 differential impedance 계산 하는 게 있습니다. 저는 참고로 그렇게 해서
: : differential impedance 확인했습니다. 완전히 맞다고 확신을 할 수 없고, 어디 물어 볼 때도 없어서 저는 그렇게 하고 있습니다. 판단은 스스로 해보시고 잘 되시고 맞다고 생각하시면 연락주세요..
: :
:
: Differential impedance를 볼려면 지원되는 Network로 보시면 됩니다.
: 처음 SMA calbe을 DUT board에 접합하여 연결되는 SMT 소자를 제거후,
: Port Extension하여 Balance port를 phase를 보상합니다.
: 그후, 메뉴의 Differential mode On, Impedanace Transform을 100ohm으로 하면
: Balance port가 하나로 합쳐지게 되죠.
:
: S11이 Unbalance 50ohm
: S22와 S33가 Balance로 합쳐지면서 SS22가 되며 100ohm이 센터인 Smith chart가 되겠네요.
:
: 2port 짜리 N/A에선 Differential impedance 의 balance 부분을 병렬로 100ohm을 묶고
: Unbalance를 S11으로 측정하는 수밖에 없습니다.
:
: 요한슨 테크놀러지의 Balun filter 측정법에 대해 한번 Study 하시면 됩니다.


답변 감사드립니다. 정말 큰 도움 되었습니다.
요한슨 테크놀러지의 bllunfilter 측정법의 링크와 파일을 첨부합니다.

http://www.johansontechnology.com/ko/technical-notes/integrated-passives-rf-comp/chip-balun-definitions-a-measurement-methodology.html
작성 : 2009/11/24 PM 05:37:41 조회 : 68
Posted by heeszzang
RF Front-End Design2010. 1. 1. 22:26

Balanced Output의 Impedance Matching에 관하여

<출처 : RFDH.com 김정훈2님의 글>
http://www.rfdh.com/ez2010/ezboard.cgi?db=qna_main&action=read&dbf=16767&page=0&word=balanced impedance&oldword=balanced impedance&findstart=15806&ftype=subj+cont&depth=1&oldword=matching


Mixer는 3 포트 회로입니다. 5포트가 아니구요.
단지 말씀하신 믹서는 LO와 IF가 balanced 구조로 되어 있는 포트라는 말입니다.
(각각의 신호라인은 Terminal이라고 합니다)
따라서 임피던스 매칭은 Mixer의 balanced impedance를 앞뒤에 붙게되는
block의 임피던스에 맞춰주면 됩니다.
balanced이건 single ended이건 임피던스 매칭은 동일합니다.
단지 구조가 익숙한 single ended가 아니라(신호라인과 GND가 있는)
어려워 하시는것 뿐이죠.
예를들어, balanced 포트가 600 ohm이면 각 Terminal의 임피던스를
GND기준으로 보면 그 1/2인 300 ohm이 됩니다.
다음에 붙게되는 포트가 balanced이면 역시 마찬가지로 각 Terminal
의 임피던스를 찾아 Terminal끼리 임피던스를 맞추고
이걸 balanced구조로 결합하면 됩니다. (그럼 GND를 기준으로 대칭구조가 되겠죠)
만약 다음에 붙는 block이 single ended이면 balun을 사용합니다.
balun도 transformer같은 형태도 있지만 discrete소자로도 구현가능합니다.
대역폭이 좁은 것 단점이지만 적용하려는 분야에 적합하면 가능한 방법입니다.

매칭은 앞에 있는Block의 출력임피던스와 뒤에 붙게되는 block의 입력임피던스를
맞춰주는 것을 의미합니다. 따라서 위 두가지를 알고 있으면 중간에 들어가는
임피던스 매칭회로를 설계할수 있죠. 그 중간에 들어가는 것이
개별소자일수도 있고, balun이나 transformer일수도 있습니다.
따라서 balun의 앞단에서 매칭하냐 뒷단에서 매칭하냐는
balun을 포함하지 않고 하는것이 맞는방법이나 적합한 balun이 선정되었다면
포함해서 해도 상관없습니다만 이것 역시 어패가 있죠.
왜냐하면 적합한 balun이 선정되었는데 다시 매칭을 할 필요는 없으니까요.

그리고 제가 알고있기로는 ADS로도 balanced port설정이 가능한것으로 알고
있습니다.

그럼...
Posted by heeszzang
RF Front-End Design2008. 11. 10. 22:47

[Layout] The Antenna Effect

CMOS Transistor Gate의 경우 very fragile하고 쉽게 부서진다.

이 문제로 인해 신경써야 할 것 중 하나가 "Antenna Effect"인데
이 Antenna Effect는 Polysilicon Gate Etch Process중 일어난다. (RIE, Reactive Ion Etching)

이 Etch 과정 중 Gate는 Wafer 뒷면이 Chamber base에 닿아서 0-V와
Chamber의 2000-V의 사이에 위치하게 되어 약 2000-V의 voltage가 인가되는 것과 같은 상황에 처해진다.
그로 인해 Etch되지 않은 Polysilicon 부분에 많은 양의 Charge가 쌓이게 되고,
이 Charge가 나중에 큰 Voltage로 다시 작용하게 되는 것이다.
이 때문에 Gate Oxide가 손상을 입게 되어 TR이 죽게 된다.

이를 방지하기 위해서는 Gate Finger를 나누어 작은 덩어리로 만들면
각각의 덩어리(Chunk)에 쌓이는 voltage를 줄일 수 있게 되어 더 안전하다.

그리고 Gate를 묶을 때 Polysilicon을 사용하는 것 보다,
그 TR을 나누어 작은 단위로 만들고 그들을 Metal로 묶어 주는 것이 더 바람직하다고 할 수 있다.

Antenna Effect는 Gate Area에 정비례하고,
Gate Area가 클수록 이 Antenna Effect에 약하므로
큰 Gate Area의 경우, 작은 단위로 나누어서 Metal로 묶어서 사용하는 것이 좋다.




비슷한 현상이 Metal Etch 때도 발생하는데 (1st Metal 역시 RIE 를 이용)
마찬가지로 Etch 도중 1st Metal에 쌓인 Charge가 Gate를 파괴할 수 있다.
이를 방지하기 위해 별도의 Protection이 필요한데,
Reverse-biased PN Junction을 이용하여 Gate를 Substrate로 Tie-down하는 방법이 있다.
이 Diode의 Reverse Breakdown voltage는 일반적인 동작에서는 영향을 미치지 않을 정도로 크지만,
Gate를 Protection하는데는 문제 없을 정도로 작다.

이 것을 Gate-Tie Down, 혹은 NAC Diode (Net Area Check) 라고 한다.

그러나 모든 Gate가 Gate-Tie Down을 필요로 하는 것은 아닌데,
만약 Gate가 다른 TR의 Source-Drain 영역과 Metal 1 으로 바로 연결된다면,
다른 Device의 Substrate로 Diode로 Tie-down되기 때문이다.

예를 들어, 만약 Inverter 2개가 직렬로 연결된다면
뒤의 Inverter의 Gate는 따로 Gate-Tie Down이 필요없는 것이다.
대신 앞의 Inverter의 경우는 Tie-down되어야 한다.


[Reference] C. Saint, J. Saint, IC Layout Basics - A Practical Guide, McGraw-Hill
Posted by heeszzang
RF Front-End Design2008. 11. 10. 13:55

[Layout] Well and Substrate Ties

주로 사용하게 되는 공정의 경우

P-Substrate를 사용하게 되고 여기에서 PMOS를 사용하려면 그 위에 N-Well을 얹어주어야 한다.
이 때 P-Substrate와 N-Well이 PN-junction이 되어 Diode를 형성하게 되는데,
N-Well의 전압이 낮아지고, P-Substrate의 전압이 높아지면,
이 Diode가 Forward bias를 갖게 되어 Conduction mode로 변하게 된다. (즉, No Isolation을 의미)

그래서 이런 현상을 막아야만 하는데,
이를 위해서 N-Well을 The most positive supply에 연결해 주고 (일반적으로 Vdd)
P-Substrate를 The most negative supply에 연결해 준다.

이 연결들을 각각 Well Tie, Substrate Tie라고 한다.


* Well Tie : N-Well 위에 N+ doped diffusion을 만들어주고, 그것을 V+로 연결해줌.
  (N+ doping : low resistance which opens a window in the thick oxide to allow contact holes to be etched, and metal deposited, 즉 N+를 이용하면 적은 저항으로 N-well과의 contact를 형성할 수 있다.)
가능한한 많은 Tie-down을 형성해주는 것이 좋다. 많으면 많을 수록 좋다.

* Substrate Tie : Substrate에 P+ doped diffusion을 형성하고 이것을 V-에 연결하여 준다. 보통은 GND에 연결하는 듯.
마찬가지로 P+ doping은 low resistance contact to the substrate를 제공한다.


N-Well 및 P-Substrate의 공간이 남으면 남는대로 Tie-down을 해주어야 한다.
이렇게 함으로써 Parasitic diode 형성을 방지할 수 있다.


* Design Rule
일반적으로 TR의 근처 몇 um 이내에 이런 Well-Tie, Substrate-Tie가 존재해야 한다는 식의 Rule이 존재한다.
그래서 Wiring 이전에 미리 Well-Tie 및 Substrate contact를 배치하도록 하여야 한다.
보통 RF 소자에서는 Device를 둘러싸는 Ring 형태로 Tie를 배치한다.



[Reference] C. Saint, J. Saint, IC Layout Basics - A Practical Guide, McGraw-Hill
Posted by heeszzang
RF Front-End Design2008. 4. 26. 00:06

Analog Layout Tutorial Links

http://www.rficdesign.com/links/analoglayout.htm



lecture notes, issues, examples and techniques in analog and rfic layouts

  • Lecture notes MOS Capacitances, Passive Components, and Layout

  • Matching of Resistors and Capacitors

  • Good introduction on tanner tool includes device modelling

  • lecture notes2 ,classes.yale.edu

  • lecture notes3, uta.edu Semiconductor Device Modeling and Characterization

  • Cadence tutorials with inverter example

  • lecture notes4 from iastate.edu

  • OP AMP layout

  • introduction for layout in cadence tool, includes device matching

  • Lecture notes on analog layout and device physics

  • From engineering.ucsb.edu

  • lecture notes from stanford.edu

  • Analog integrated circuit design methodology

  • Lectures in Analog layout

  • Automatic Layout of Analog and Digital systems

  • Layout Issues in Analog Mixed Signal ICs

  • Layout considerations

  • Layout with cadence

  • Links to Information on Advanced Layout Topics

  • The analog layout array

    overview of analog layout

    In doing layouts for digital circuits, the speed and the area are the two most important issues. In contrast, in doing layout for analog circuits, everything should be considered simultaneously. In addition to the speed and the area, other equally critical considerations should be taken into account.
    For example, for amplifier design, good matching in devices is necessary to minimize the offset voltage, and good shielding is required to protect critical nodes from being disturbed. Without proper layout, the mismatches and the coupled noise would be quite large and would significantly degrade the performance of the amplifiers.

    Free download of cmos model files from mosis.org
  • CMOS model Files (new technologies)
  • CMOS model Files (old technologies)




    Analog IC and layout Design Software

  • Analog Office from Applied Wave Research

  • Cadence www.cadence.com

  • Mentor Graphics www.mentor.com

  • Tanner Tools www.tanner.com

  • RF Design Environment from agilent

  • Stabie-Soft

  • Magic The original layout editor. Free

  • LASI free layout editor for windows

  • WinVLSI free layout editor tool for windows

    Some analog layout Issues

    Matching of Devices:
    Matching of individual devices is of paramount concern in analog circuit design. Infact almost all of the 'analog layout techniques' are actually methods for improving matching between different devices on a chip. Matching is important because most analog circuit designs use a ratio based design technique(e.g. current mirrors). Some common techniques that help improve device mathcing are MULTI-GATE FINGER LAYOUT and COMMON-CENTROID LAYOUT.

    Noise:
    Noise is important in all analog circuits because it limits dynamic range. In general there are two types of noise, random noise and environmental noise. Random noise refers to noise generated by resistors and active devices in an integrated circuit; environmental noise refers to unwanted signals that are generated by humans. Two common examples of environmental noise are switching of digital circuits and 60 Hz 'hum'. In general, random noise is dealt with at the circuit design level. However the are some layout techniques which can help to reduce random noise. MULTI-GATE FINGER LAYOUT reduces the gate resistance of the poly-silicon and the neutral body region, which are both random noise sources. Generous use of SUBSTRATE PLUGS will help to reduce the resistance of the neutral body region, and thus will minimize the noise contributed by this resistance.

    Enivironmental noise is also dealt with at the circuit level. One common design technique used to minimize the effects of environmental noise is to employ a 'fully-differential' circuit design, since environmental noise generally appears as a common-mode signal. However SUBSTRATE PLUGGING is also very useful for reducing 'substrate noise', which is a particularly troublesome form of environmental noise encountered in highly integrated mixed-signal systems and Systems-On-a-Chip (SOC). Substrate noise occurs when a large amount digital circuits are present on a chip. The switching of a large number of circuits discharges large dynamic currents to the substrate, which cause the substrate voltage to 'bounce'. The modulation of the substrate voltage can then couple into analog circuits via the body effect or parasitic capacitances. SUBSTRATE PLUGGING minimizes substrate noise because it provides a low impedance path to ground for the noise current.

    Note:
    Issues that are important in digital circuits are still important in analog layout. Foremost among these is parasitic aware layout. It is important to minimize series resistance in digital circuits because it slows switching speed. Series resistance also slows analog circuits, plus it introduces unwanted noise. Parasitic capacitance is avoided in digital circuits because it slows switching speed and/or increases dynamic power dissipation. Stray capacitance has the same effect in analog circuits (bias current must be increased to maintain bandwidth and/or slew rate when extra load capacitance is present) plus it can lead to instability in high gain feedback systems.



    MULTI-GATE FINGER LAYOUT refers to implementing a single, wide transistor as several narrow transistors in parallel. This minimizes the gate resistance and it also makes it easier to match the transistor with other devices. When referring to a multiple gate finger device one usually uses the term 'M-factor' to refer to the number of gate fingers. Therefore an M=4 device has 4 gate fingers.

    Note: When trying to ratio two or more devices you should always use the same unit transistor size for each device and then include multiple gate fingers to achieve the desired ratio. For instance, a current mirror containing a 10/2 and 5/2 device is NOT a perfect ratio of two because of oxide encroachment. However a 5/2 M=2 device and a 5/2 M=1 device is a perfect ratio of two.

    COMMON-CENTROID LAYOUT refers to a layout style in which a set of devices has a common center point. This is used to minimize the effect of linear process gradients (e.g. oxide thickness) in a circuit.
    Example: Consider that a transistor 'A' has 'M' fingers and can be represented by 'M' instances of the letter 'A'. For example 'AAAA' represents a transistor 'A' that has 4 fingers.
    Now consider the layout of two transistors, 'A' and 'B'.
    One structure is: AABB
    The problem with this structure is that the transistor 'A' will have a different oxide capacitance (which affects transconductance, Ft) than 'B' because of oxide gradients. For instance, if the oxide thickness at the center of the structure is Tox, and there is an oxide gradient DEL, the average oxide thickness for 'A' and 'B' is
    Tox(A, average) = [Tox - 2DEL]/2 + [Tox - DEL]/2 = Tox - 3DEL/2
    Tox(B, average) = [Tox + 2DEL]/2 + [Tox + DEL]/2 = Tox + 3DEL/2
    Now consider the following layout: ABBA
    The average oxide thickness will now be:
    Tox(A, average) = [Tox - 2DEL]/2 + [Tox + 2DEL]/2 = Tox
    Tox(B, average) = [Tox - DEL]/2 + [Tox + DEL]/2 = Tox.
    Many other common centroid layout structures are possible:
    ABCCBA, ABBBBA, ...
    Also in two dimensions:
    AB BA OR ABAB BABA ABAB BABA


    SUBSTRATE PLUGGING simply refers to making an ohmic contact to the substrate. This technique is used in digital circuits to minimize latch-up. In analog circuits it is used to minimize latch-up and for the reasons discussed above.


    Design Tools for Layout
    Layout design rules, process parameters and SPICE models are available for MOSIS processes . Projects submitted to MOSIS for fabrication can be designed using either layout design rules specific to a process (vendor native rules) or vendor-independent, scalable rules (SCMOS rules). Users can access technology files for a variety of CAD tools (e.g. Cadence, Mentor) for vendor rules via the MOSIS secure document server or the SCMOS layout rules for the following tools.

    Cadence
    MOSIS supports technology files for SCMOS and vendor rules.
    Some members of the Cadence University Software Program have created design kits, technology files, etc., for various MOSIS processes using SCMOS rules. One key example is the NCSU Cadence Design Kit (CDK), which focuses on supporting full-custom CMOS IC design.
    Virginia Tech offers a standard cell library for the TSMC 0.25 process technology based on MOSIS SCMOS_DEEP rules for use with Synopsys synthesis and Cadence place-and-route tools.
    USC Asynchronous CAD/VLSI Group developed asynchronous standard cell libraries/templates that support Cadence DFII files for the TSMC 0.25 process technology, and are available on the MOSIS secure document server. Look for USC PCBH 025 or USC STFB 025 in the TSMC25 logic section. Access is restructed, account number and document password are required.
    www.cadence.com

    Mentor Graphics
    Mentor Graphics supports Technology Design Kits for Mentor's Analog/Mixed-Signal IC Flow, including kits for several processes accessed by MOSIS. for more information, please refer to

    - Mentor Nanometer IC Design Environment
    -     Mentor Technology Design Kit
    - Higher Education Program for the ASIC Design Kit
    www.mentorg.com
    Silvaco
    Silvaco provides analog and mixed-signal IC design tools including simulation, physical design and verification with links to Mentor Calibre tools. Foundry design kits are available for AMIS 0.50 and TSMC 0.18 processes. A MOSIS SCMOS design kit is also available from Silvaco.
    www.silvaco.com/products/AMS.html

    Tanner
    Tanner Research offers IC design tools, (layout, verification and simulation) that run on Windows based PC's. The tools specialize in analog and mixed-signal IC and MEMS design. All processes accessed by MOSIS are compatible with their family of tools. Tanner design kits, L-Edit process technology setups, design services, and classes are available from Tanner Research.
    www.tanner.com

    IC Editors
    IC Editors provides IC Layout & Verification Software for PCs. DRC and LVS files have been contributed.
    www.iceditors.com

    Laytools
    LAYTOOLS is a custom IC design suite that includes layout, verification, place/route, schematic capture, and industry standard database conversion and support tools. It is intended for mixed-signal, analog, and digital IC design and operates on Windows, Linux, and UNIX. SCMOS (Scalable CMOS) verification decks for LAYTOOLS are available, as well as standard cell libraries and I/O libraries. LAYTOOLS is available through Vertechs Integrations, Inc. an affiliate of the MATRICS Group.
    www.laytools.com

    Electric
    The Electric Design System is a complete Electronic Design Automation (EDA) system. The Electric source code has been given to the Free Software Foundation. Technologies files for MOSIS technologies are part of the default installation.
    www.staticfreesoft.com

    LASI
    LASI is a PC-based layout system. The associated textbook is CMOS Circuit Design, Layout and Simulation. LASI is available in DOS and Windows versions.

    Magic
    Magic is a popular integrated circuit layout tool in common use in universities and a number of industrial sites. Magic comes with source code and a relaxed copyright that allows you to redistribute it, modify it, and generally do what you want with it.
    http://vlsi.cornell.edu/magic

    Zeni EDA
    Zeni provides schematic editor, schematic simulation, schematic driven layout, layout editor, layout verification, parasitic parameter extraction, and signal integrity analysis. Zeni Systems is available through HED (CEC Huada Electronic Design).
    www.hed.com.cn/english/ProductsCenter/ZeniEDASystem.asp
    analog layout analog layout techniques tutorials on layout of analog integrated circuit analog layout design

    • Posted by heeszzang
    RF Front-End Design2007. 5. 10. 13:49

    Noise Matching

    안녕하세요..
    잘 아시고 있듯이 모든 시스템의 전체 NF는 초단에 의해 대부분 결정되기 때문에 시스템 초단의 LNA의 설계는 상당히 중요합니다...즉 NF 측면에 중점을 두고 설계해야 한다는 말씀이죠    ..
    LNA    의 입력과 출력 매칭 회로를 설계시 고려해야할 사항은 다음과 같습니다    .

    출력은 대부분 SAW BPF로 연결되기 때문에 50 Ohm으로 매칭을 해야하는 것은 당연한데.....문제는 Active device로 인해 출력 매칭 회로에 의해 입력 단이 영향을 받는 다는 것이지요    ...
    따라서 입력 매칭이 결국 중요한 요소가 되는데 입력 매칭은 크게 두 방법이 있습니다    .
    첫째는 RL 특성을 아주 좋게 하는 것입니다...(즉 S11의 최적값을 찾는 것이죠    )
    둘째는 Low NF 특성을 좋게 하도록 매칭하는 것입니다    .

    잘 이해가 안가신다면, 실험이나 시뮬레이션을 통해 쉽게 알 수 있듯이 아니면 Data sheet에도 나와 있듯이 대개 LNA의 Active device(Tr, FET, MMIC 등) 의 특성은 RL이 가장 좋은 위치와 Input NF의 Gamma_optimal의 위치가 서로 다르다는 것이죠... 물론 Gain matching을 행하는 경우 단순히 maximum gain을 얻기 위해 S11을 최적화하고(다소 틀어져도 괜찮죠..) S22를 50 Ohm 근방에 갖다놓으면 만족할 만한 Gain은 쉽게 얻을 수 있죠..
    하지만 이 경우 LNA의 NF는 S11의 임피던스가 Data-sheet의 Gamma_optimal 과 상당히 달라서 물론 좋지 않겠지요....이경우 잘못하면 LNA 자체의 Stability 에 영향을 미치게 되어 LNA 자체가 Contional stable 상태가 되어 발진 가능성도 고려해야만 하는 경우가 초래될 수 있습니다.


    따라서 정리하자면 흔히 GAIN 목적으로 S11, S22를 매칭하는 방법(처음에 말씀드린 것) 은 NF 측면에서 볼때 상당히 좋지 않은 방법이며 동시에 LNA 자체의 Stability에 영향을 미치게 되므로 가급적 LNA 설계시 S22 매칭후 S11 의 임피던스 플롯이 데이타 시트에서 제공하는 Gamma_optimal에 근접하도록 매칭을 하는 접근 방법이 바로 noise matching 이 되겠죠...
    실제 앞서 얘기 했듯이 LNA의 입출력이 상호 영향을 받기 때문에 이러한 영향을 최소화 하고자 출력 임피던스에 영향을 주지않고 입력 임피던스를 Gamma_optimum에 근접하도록 설계하는 다양한 방법이 있습니다.
    예로 Emitter negative series feedback, Collector Shunt Positive feedback 등 일례가 있으며 세부사항은 관련 서적을 참고하시는 것이 나을것으로 사료됩니다    ...
    이만.....도움이 되셨기를    ...


    jinint    님께서 남기신 글입니다    .
    :     수신기 초단에서는 nf가 중요합니다. 감도를 결정하기 때문이죠    .
    : spec    에 nf optimal point가 나와있지 않습니까? 그렇지 않다면 최소한
    : nf parameter    가 있을것 입니다. simulation을 해 보시고 실험치로
    :     찾고 해 보셔야 하겠습니다    .
    :
    :
    :     아우디님께서 남기신 글입니다    .
    : :     현재 RF2366/2369를 이용하여 LNA를 설계하고 있습니다    .
    : :     용도는 CDMA 단말기용이구요    , (RX path)
    : :
    : : s11    과 s22 matching을 하려고하는데 noise matching 을 해야한다고 하는군요    ..
    : :     정확한 개념과 일반적인 gain/power matching과 어떻게 다르게 매칭을 해야하는지 알려주세요    ...
    : :
    :

    (출처 : RFDH)

    Posted by heeszzang
    RF Front-End Design2007. 5. 10. 13:44

    Self Resonance Frequency (SRF)


    SRF는 self resonance Frequency의 Initial입니다.

    보통 inductor와 capacitor의 성능을 나타내는 스펙중의 하나죠
    말그대로 하면 부품 자체가 공진특성(resonance)을 갖는다는 얘긴데, 부품이 갖는 기생성분(parasitic-L의 경우 권선사이의 capacitance, C의 경우 단자의 inductance성분을 말함. 그래서 chip 형태의 부품이 SRF가 높습니다. 즉, 높은 주파수까지 SRF걱정하지 않고 사용할수 있단 얘기죠)과 부품의 L이나 C값과 결합해서 높은 주파수에서는 inductor가 capacitor처럼 동작하고 capacitor가 inductor처럼 동작하기 때문에(회로이론에서 공진회로부분을 보시기 바랍니다.) 보통 사용하는 주파수와 이 SRF를 비교하면서 결정하게 되죠.
    de-couple    은 noise를 줄이기 위해서 사용하는것이니 관심을 갖는 noise가 어떤 주파수성분을 갖느냐에 달려있습니다.
     SRF    는 보통 L과 C의 Datasheet에 표기되어 있구요.

    (출처 : RFDH)

    Posted by heeszzang

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