주로 사용하게 되는 공정의 경우
P-Substrate를 사용하게 되고 여기에서 PMOS를 사용하려면 그 위에 N-Well을 얹어주어야 한다.
이 때 P-Substrate와 N-Well이 PN-junction이 되어 Diode를 형성하게 되는데,
N-Well의 전압이 낮아지고, P-Substrate의 전압이 높아지면,
이 Diode가 Forward bias를 갖게 되어 Conduction mode로 변하게 된다. (즉, No Isolation을 의미)
그래서 이런 현상을 막아야만 하는데,
이를 위해서 N-Well을 The most positive supply에 연결해 주고 (일반적으로 Vdd)
P-Substrate를 The most negative supply에 연결해 준다.
이 연결들을 각각 Well Tie, Substrate Tie라고 한다.
* Well Tie : N-Well 위에 N+ doped diffusion을 만들어주고, 그것을 V+로 연결해줌.
(N+ doping : low resistance which opens a window in the thick oxide to allow contact holes to be etched, and metal deposited, 즉 N+를 이용하면 적은 저항으로 N-well과의 contact를 형성할 수 있다.)
가능한한 많은 Tie-down을 형성해주는 것이 좋다. 많으면 많을 수록 좋다.
* Substrate Tie : Substrate에 P+ doped diffusion을 형성하고 이것을 V-에 연결하여 준다. 보통은 GND에 연결하는 듯.
마찬가지로 P+ doping은 low resistance contact to the substrate를 제공한다.
N-Well 및 P-Substrate의 공간이 남으면 남는대로 Tie-down을 해주어야 한다.
이렇게 함으로써 Parasitic diode 형성을 방지할 수 있다.
* Design Rule
일반적으로 TR의 근처 몇 um 이내에 이런 Well-Tie, Substrate-Tie가 존재해야 한다는 식의 Rule이 존재한다.
그래서 Wiring 이전에 미리 Well-Tie 및 Substrate contact를 배치하도록 하여야 한다.
보통 RF 소자에서는 Device를 둘러싸는 Ring 형태로 Tie를 배치한다.
[Reference] C. Saint, J. Saint, IC Layout Basics - A Practical Guide, McGraw-Hill
P-Substrate를 사용하게 되고 여기에서 PMOS를 사용하려면 그 위에 N-Well을 얹어주어야 한다.
이 때 P-Substrate와 N-Well이 PN-junction이 되어 Diode를 형성하게 되는데,
N-Well의 전압이 낮아지고, P-Substrate의 전압이 높아지면,
이 Diode가 Forward bias를 갖게 되어 Conduction mode로 변하게 된다. (즉, No Isolation을 의미)
그래서 이런 현상을 막아야만 하는데,
이를 위해서 N-Well을 The most positive supply에 연결해 주고 (일반적으로 Vdd)
P-Substrate를 The most negative supply에 연결해 준다.
이 연결들을 각각 Well Tie, Substrate Tie라고 한다.
* Well Tie : N-Well 위에 N+ doped diffusion을 만들어주고, 그것을 V+로 연결해줌.
(N+ doping : low resistance which opens a window in the thick oxide to allow contact holes to be etched, and metal deposited, 즉 N+를 이용하면 적은 저항으로 N-well과의 contact를 형성할 수 있다.)
가능한한 많은 Tie-down을 형성해주는 것이 좋다. 많으면 많을 수록 좋다.
* Substrate Tie : Substrate에 P+ doped diffusion을 형성하고 이것을 V-에 연결하여 준다. 보통은 GND에 연결하는 듯.
마찬가지로 P+ doping은 low resistance contact to the substrate를 제공한다.
N-Well 및 P-Substrate의 공간이 남으면 남는대로 Tie-down을 해주어야 한다.
이렇게 함으로써 Parasitic diode 형성을 방지할 수 있다.
* Design Rule
일반적으로 TR의 근처 몇 um 이내에 이런 Well-Tie, Substrate-Tie가 존재해야 한다는 식의 Rule이 존재한다.
그래서 Wiring 이전에 미리 Well-Tie 및 Substrate contact를 배치하도록 하여야 한다.
보통 RF 소자에서는 Device를 둘러싸는 Ring 형태로 Tie를 배치한다.
[Reference] C. Saint, J. Saint, IC Layout Basics - A Practical Guide, McGraw-Hill
